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ADuC7060
SCLOCK
(POLARITY = 0)
t SH
t SL
t SR
t SF
SCLOCK
(POLARITY = 1)
t DOSU
t DF
t DAV
t DR
MOSI
MISO
MSB
MSB IN
BITS 6 TO 1
BITS 6 TO 1
LSB
LSB IN
t DSU
t DHD
Figure 4. SPI Master Mode Timing (Phase Mode = 0)
Table 5. SPI Slave Mode Timing (Phase Mode = 1)
Parameter
Description
Min
Typ
Max
Unit
t CS
t SL
t SH
t DAV
t DSU
t DHD
CS to SCLOCK edge 1
SCLOCK low pulse width 2
SCLOCK high pulse width 2
Data output valid after SCLOCK edge
Data input setup time before SCLOCK edge 1
Data input hold time after SCLOCK edge 1
(2 × t HCLK ) + (2 × t UCLK )
1 × t UCLK
2 × t UCLK
(SPIDIV + 1) × t HCLK
(SPIDIV + 1) × t HCLK
40
ns
ns
ns
ns
ns
ns
t DF
t DR
t SR
t SF
t SFS
Data output fall time
Data output rise time
SCLOCK rise time
SCLOCK fall time
CS high after SCLOCK edge
1
1
0
30
30
40
40
ns
ns
ns
ns
ns
1
2
t UCLK =97.6 ns. It corresponds to the 10.24 MHz internal clock from the PLL before the clock divider.
t HCLK depends on the clock divider or CD bits in PLLCON MMR. t HCLK = t UCLK /2 CD .
CS
SCLOCK
(POLARITY = 0)
t CS
t SFS
t SH
t SL
t SR
t SF
SCLOCK
(POLARITY = 1)
t DAV
t DF
t DR
MISO
MOSI
MSB
MSB IN
BITS 6 TO 1
BITS 6 TO 1
LSB
LSB IN
t DSU
t DHD
Figure 5. SPI Slave Mode Timing (Phase Mode = 1)
Rev. 0 | Page 11 of 100
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